재미삼아 써봤는데 내가 이쪽 업계가 아닌지라 틀릴수 있음
1. 적층형 센서의 장점?
비적층형 센서의 경우 circuit/image signaling processor(isp) 등등이 Pixel 바로 옆에 붙어있지만
적층형 센서의 경우 isp와 서킷을 pixel 밑에 적층을 시키기 때문에 센서 부품의 크기를 줄이거나 같은 크기라면 픽셀 크기나 화소를 키울 수 있음
그렇기 때문에 부품사이즈에 민감한 스마트폰 등에서는 2012년부터 상용화된 기술이고 상대적으로 부품 사이즈에
덜 민감하고 돈이 안되는 크롭이상 카메라 사업부에서는 상대적으로 늦게 도입되었음
2. 적층형 센서의 단점?
하지만 적층형에서는 장점만 있는건 아님
결국 적층을 하기 때문에 물리적으로 상단의 픽셀과 하부의 로직 사이를 연결해주는 TSV라는 회로가 필요하게 되는데
이 회로가 추가됨으로써 parasitic capacitance가 존재하고 그 결과 리드아웃 과정에서 노이즈가 생길 수 밖에 없음
3. 단점을 해결해볼까?
하지만 과학자들과 엔지니어는 멍청하지않음
픽셀과 로직이 분리되었기 때문에 각각을 최적화해서 노이즈를 줄여 보면 안될까? 라는 생각을 엔지니어들이 하게되었고
구형 Dram 공정을 신형 Dram 공정으로 대체하는 과정에서 삼성전자와 하이닉스는 그럼 밑의 로직 회로를 dram에서는 도태되었지만 CMOS 업계에서는 충분히 훌륭한 구형 공정으로 성능을 향상시키자라고 결정했고
기존에는 픽셀도 65nm 로직도 65nm로 생산했다면, 픽셀은 65nm, 로직은 구형 dram 14nm 공정에서 생산한 다음 TSV로 엮어주는 과정으로 최대한 노이즈를 줄일려고 했음
그 결과 다양한 논문에서는 이러한 미세공정을 적극적으로 활용하면 기존 센서보다 고감도 성능이 우월해진다라고 결론 내렸음
4.거기서 한단계 더 나아가볼까?.
TSV의 단점을 해결하기 위해 회로끼리 구리-구리 커넥션으로 대체함으로써 노이즈도 줄이고 면적에서 손해도 덜보는 공정도 개발되었고.
픽셀의 경우 Photodiode와 pixel transistor로 구성되서있는데
이러한 구조로 되어있으면 단점이 있음
제한된 크기에서 고감도 성능을 늘리려고 하면
Photodiode를 키우자니 pixel transistor가 줄어서 amp의 성능이 저하되고 Pixel transistor의 크기를 늘려서 amp의 성능을 키우자니 photodiode의 크기가 주는 단점이 있음
그래서 X니는 그럼 픽셀 트랜지스터도 분리해서 적층하는 신기술을 개발해냈고 픽셀 트랜지스터가 사라진 틈을 타 포토 다이오드의 크기를 늘렸고 픽셀 트랜지스터가 분리되어 적층되었으니 그럼 걔네도 미세공정으로 성능을 향상시키자 라는 생각을 했음
그래서 같은 센서 크기에서 포토다이오드의 전류가 두배 가량 증가하는 엄청난 향상을 이뤄냄
그외에도 VTG 등의 기술이 있지만 여기선 생략
결론 소니야 삼성아 하이닉스야 온세미야 열심히 하자
- dc official App
완전 완벽히 이해했다 진짜임
일반인 대상으로도 쉽게 이해해려고 썼는데 이해했다니 좋구만 - dc App
하지만 지금 있는거 단물 쫙쫙 뽑아야죠 최대한 신제품 늦게 풀어야죠 기매키죠 판타스틱하죠
믿을건 샤오?미 뿐이다 - dc App
샤오?미가 돈을 대야 열심히 신 센서 나오지... - dc App
투자한거 최대한 뽑아먹어야지
레드오션 같으면서도 다들 누가 선빵 날리기 전엔 몸사리는 시장이라 아무래도 ㅋㅋ
그래서 적층형이랑 비적층형 차이점이 머임??
위에 적어놨잖음 회로를 아래로 빼서 센서모듈 크기 줄이거나 센서 크기 늘리기 좋다 대신 회로때매 노이즈 늘어나긴한데 공돌이 갈아넣으면 되더라가 요지 - dc App
어렵군
그러니까 가로세로 1미터(대형사이즈ㄷㄷ)짜리 센서가 있다고 쳐보겠음. 비적층형은 이걸 픽셀(실제로 수광되는 부분)이 다 쓸수가 없는데 적층형은 그게 된다는거지
천국과 지옥은 존재하고 예수님께선 그리스도이시며 길이요 진리요 생명이십니다 예수님께선 십자가에서 인류죄를 대속하셨고 그분께선 부활이요 생명이십니다 회개. 예수님께선 구세주이심을 선포합니다 현금없는 사회와 CBDC 디지털화폐는 사탄이원하는 바이므로 하면 안되고 모바일신분증 현금없는버스 반대하시며 베리칩과 666표 받지 마십시요
1층짜리 집에서 세 가구가 살림을 하려면 땅바닥도 많이 필요하고 각각이 살림할 방도 작아지는데, 2층이나 3층 집을 만들면 땅바닥 면적이 좀 좁아도 되고, 각각 따로 살림을 하니 방도 큼지막하게 만들 수 있음 층간소음이 생기기는 하겠지만 설계 잘 하면 완충 가능함 여기다가 계단은 면적을 너무 차지하니까 집 한가운데에 소방관들이 타고 내려가는 기둥같은 걸로 대체함(현실과 달리 올라가는 것도 가능하다고 치자)
쿠쿠쿠커넥션 개쩌네 저런게 된다고?
사실 저것도 2021년 기술이라...... 그 이후로 더 발전함
tsv도 이젠 최신이 아니구나 참
하닉 cis 접는다고 뉴스본것같은데 - dc App
ㅇㅇ 요새는 안하는듯 - dc App
지난주인가에 공식 철수발표함 ㅜㅜ - dc App
하이닉스는 디램이랑 hbm에 집중해야지 - dc App
이제 또 유튜브에 올라가겠네
한국은 여기서 신기술을 못 만듬 그냥 외국에서 신기술 개발하면 그거 받아먹어서 조금만 다듬는 수준 이제 중국에게도 수준 따일듯 아니 이미 따였으려나
ㅋㅋ
좀 잘 하자
근데 dram 센서에 맞게 적용한 것도 로직 더 미세공정 적용한 것도 소니가 먼저고, 삼성은 더 미세공정 적용한 거 밖에 없는 거 아님; 소니 센서 저런 설계 적용된 게 니가 가져온 14nm 삼성에서 양산되기 한참전임;
좆문가가 입턴거라고 첫줄에 적었잖아
아완벽하게이해했어
그림은 이상한걸 가져다 놨네 Nsub는 위이야기와 관련없는 논문임. Cu-Cu는 Hybrid Bonding이라고 함. 그리고 구형 dram 공정 라인으로 뭐 찍어낼 수 없을까 하다가 해본게 CIS임. 구형 DRAM 신형DRAM 완전 이상한 말이다. 14nm 면 DRAM에서는 현재 양산중인 공정 정도인데 이게 구형이라니.
그리고 pixel die는 굳이 신 공정 안쓰는게 어차피 Tr 사이즈 줄이면 Noise 탈 수 밖에 없는 애들이라 구 공정 쓰는거다. 신 공정을 쓸 메리트가 없음.
Cis에 쓰는 17nm는 디램보다는 삼성 파운드리 14nm 파샹노드 아닌가?
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30에서 50이면 걍 폰카 좋은거 사라 요즘 폰들이 어지간한 80 90짜리 똑딱이는 그냥 씹어먹음 ㅇㅇ
그래서 특이점 언제오냐고
Tsv는 회로라기 보다는 실리콘을 졸라 뚫은건데?
채널홀 비슷하게 생겼는데 저거도 nop 존나 날듯
하이닉스 저번주에 CIS 접었어…