[📋정보] 최근 tRRD_L 에 대한 고찰 (w/ JEDEC Standard)

[라이젠마스터(666tuna)]

요 며칠 새 몇몇 게이들이 흥미로운 주황동네 글 떠먹여줬는데

궁금해 할 게이들 있을 것 같아서 정리해줌

우선은 내 부족한 지식을 커버치기 위해서

GPT-4o "심층 리서치" 를 사용했고

JESD79-5 기술문서 (DDR5 SDRAM Standard, JULY 2020) 를 기반으로 이 글을 작성함

이 딸5 표준 문서는 최근 25년 4월 17일을 기반으로 JESD79-5C.01 v1.31 이 업데이트 되었음

https://www.jedec.org/news/pressreleases/jedec-updates-jesd79-5c-ddr5-sdram-standard-elevating-performance-and-security

https://www.jedec.org/standards-documents/docs/jesd79-5c01

내가 참고한 버전에서 변경되고 바뀐 내용들이 있겠지만

기본적인 DDR5 표준은 유지했을거라 생각됨

빠르게 결론부터 말하면

"

주황동네에 소개된 극한의 Prime95 Large FFT 테스트에서는 tRRD_L = 8 이 에러의 원인이 될 수 있지만, 특정 작업군 (e.g. 과학 계산, AVX2/AVX-512 연산을 동반한 고해상도 렌더링, 대규모 시뮬레이션 등) 을 제외한 일반적인 데스크탑 PC 환경에서는 문제가 없을 수도 있다.

"

그러니까 그냥 벤치딸이랑 게임하는 갤럼들은 대충 넣고 써도 큰 문제는 없을 것 같.

자 그럼 단계별로 음미해보자

반박 시 게이들 말이 전적으로 마따

* 실제 메모리에서 데이터를 읽을 때 (READ)

ACTIVATE - (tRCD) - READ - (tCL) - BURST

의 레이턴시가 소요됨

이 글에서는 tRCD + tCL 의 레이턴시는 생략하고

오로지 ACTIVATE 의 간격과 관련있는 tRRD_S/L, tFAW 관점에서만 설명하겠음

실제로는 tRRD_S/L, tFAW 보다 더 긴 레이턴시가 소요될 수 밖에 없음 (Burst 이후의 추가 단계 포함)

목차

0. x4, x8, x16

1. DDR5 Bank v.s. Bank Group

2. Burst Length, 데이터 처리 흐름

3. tRRD_S / tRRD_L / tFAW 정리

4. 정말 tRRD_L 은 10 을 줘야 하는가?

0. x4, x8, x16

이게 뭔데 맨 처음에 있냐? 싶은데

메모리에서 DQ 라인, 간단히 [CPU - DQ 라인 - 메모리 뱅크 (Bank)] 로 데이터가 이동하는 통로임

이 DQ 라인의 수에 따라서 메모리가 x4, x8, x16 로 구분됨

일반적인 데스크탑용 U-DIMM 은 대부분 x8 이고

8개의 DQ 라인으로 동시에 데이터가 들어와서 8bit 단위 송수신을 한다고 함

우리가 사용하는 x8 은 8개의 뱅크 그룹 (Bank Group, BG), 그룹 당 4개 뱅크, 총 32개 뱅크로 구성됨

그럼 다음으로 넘어가보자

1. DDR5 Bank v.s. Bank Group

이런 짤들 많이 봤을거임

위에서 먼저 언급했던 뱅크 BK, 뱅크 그룹 BG 임

자세히 들어가면 BK 안에 Row 안에 Column 이 있는데

데이터를 송수신 할 때에는 무조건 하나의 BG - 하나의 BK - 하나의 Row 를 지정하고

Column 단위에서 데이터를 송수신함

자세한 내용이 궁금하면 각자 찾아보는걸로

간단하게 핵심만 요약하면,

데이터가 들어오면 오직 하나의 BG 안에 있는 하나의 BK 에 데이터를 집어넣음

이 데이터를 넣었다 뺐다 할 때에는 다른 BK 는 데이터를 넣었다 뺐다 할 수 없음

이 데이터를 으럇으럇 하는 과정을 Burst (READ/WRITE) 라고 함

2. Burst Length, 데이터 처리 흐름

조금 더 깊게 가보자

이 글의 핵심인 tRRD 는 데이터를 읽는 과정에서 등장하는 타이밍임

단계적으로 나눠보면

ACTIVATE - READ - Burst - PRE(Precharge) 로 구분함

데이터를 송수신 할 때 하나의 BG 를 고르고, 그 안에서 또 하나의 BK 를 고른다고 했지?

여기서 또 Row 와 Coulumn을 이야기 해야하는데

하나의 BG - 하나의 BK - 하나의 Row 를 고르는 것 까지가 ACTIVATE

이제 Column 에 데이터를 읽으라고 명령하는 단계가 READ

그 다음에 데이터에 엑세스 하는 Burst

마지막으로 Row 를 닫는 PRE(Precharge)

가 되시겠다

그리고 앞서 말했듯이 "Burst 는 오로지 한 번 밖에 할 수 없다" 는

여기저기 BG 에서 일루와잇 (ACTIVATE, READ) 은 할 수 있는데

으럇으럇 (Burst) 은 한 곳에서 밖에 못함

그리고, 으럇으럇 하고 있는 중에도 다른 BG에서는 일루와잇 할 수 있다

그리고 으럇으럇을 하는 양을 Burst Length (BL) 이라고 함

비유에 집어넣으니까 설명이 잘 안되네

정확하게 이야기하면 한 번의 명령으로 전송할 수 있는 데이터의 단위임

DDR5 에서는 BL16, 즉 16개의 데이터 단위를 전송하는데

DDR 램의 특성 상 한 번의 클럭 CK 은 두 번의 데이터를 전송함

(옛날 정보글 참조: 데갤 토막 상식: DRAM 클럭? DDR? PC?)

결론적으로 딸5는 BL16 이 고정이라서 8클럭 씩 데이터를 전송하기 때문에

아래에서 설명하는 Burst, BL 은 8클럭 동안 유지된다는 점을 기억하자

* 단 Column Increment 같은 연속적인 Burst 는 궁금한 게이들만 찾아보자

3. tRRD_S / tRRD_L / tFAW 정리

드디어 이 글의 메인디쉬

tRRD 는 일루와잇 중에서도 ACTIVATE 를 명령할 수 있는 간격 되시겠다

어떻게 보면 다음 ACTIVATE를 위한 최소 대기 시간 같은 느낌임

이 때, S 와 L 의 차이는

tRRD_S = 서로 다른 BG 에 ACTIVATE 를 하기 위한 지연 시간

tRRD_L = 동일한 BG 에 ACTIVATE 를 하기 위한 지연 시간

그럼 tFAW 는 뭘까?

이름 그대로 Four Activate Window 인데

4개의 ACTIVATE 만 담을 수 있는 윈도우 라고 설명할게

특이하게도 이 tFAW 는 각각의 ACTIVATE 에 독립적으로 적용되는 지연 시간임

JEDEC 기술문서에는 아래와 같은 표준이 정해져있음

tRRD_L >= tRRD_S

tRRD_S = 8nCK (8클럭의 배수)

tRRD_L = max(8nCK, 5 ns) (8클럭의 배수 또는 5ns 중 최대값)

tFAW = max(32nCK, 20 ns) (32클럭의 배수 또는 20ns 중 최대값)

* 16GB, 24GB 단면램의 page size = 1KB 기준

계산하기 쉽게 예시를 들어보자

뉴메타 2.0 을 적용해보면

tRRD_S = 6

tRRD_L = 8

tFAW = 32

이런 식으로 그릴 수 있음

다음 순서에 ACTIVATE 되는 BG가 항상 달라지니 이 때에는 tRRD_S 가 적용되고

여기서 핵심은 tFAW 가 각각 적용 (윈도우 열림) 되지만,

처음 적용된 tFAW 에 ACTIVATE 가 4번 들어오면

다음 ACTIVATE 는 무조건 처음 tFAW 가 끝날 때 (윈도우 닫힘) 까지 대기 상태가 됨

어쩔 수 없이 첫 윈도우가 닫히는 32번째 클럭까지는 ACTIVATE 가 올 수 없는 병목이다

만약 동일한 BG이 연속해서 ACTIVATE 된다면?

이렇게 적용됨

???: 이야 이러면 tFAW 병목 없어지네?

이론상은 그렇다

하지만 대부분의 경우에는 메모리 컨트롤러의 스케줄링이나

딸5의 대표적인 특징인 Interleaved Access (BG의 병렬 처리) 등에 의해 여러 BG로 분산된다

단, 어마무시한 양의 데이터가 들어와서

BG에 광범위하게 분산해 부하를 걸어버리는 프라임 라지 같은 테스트는 이야기가 다를 수도 있다

추가로 tFAW 동안 4개의 ACTIVATE 가 채워지지 않더라도 윈도우를 닫고 새 ACTIVATE를 받을 수 있다

이 타이밍들을 정리하면

a. 서로 다른 BG 간의 일루와잇 (ACTIVATE) 은 tRRS_S 의 영향을 받는다

b. 동일한 BG 간의 일루와잇 (ACTIVATE) 은 tRRS_L 의 영향을 받는다

c. tFAW 지연 시간 동안에는 일루와잇을 최대 4번 할 수 있다

인데, 우리가 생각하지 못한 병목이 있다

으럇으럇 (Burst) 은 무조건 8클럭 (BL16) 이 소요되고, 한 번에 하나의 으럇으럇만 가능하다

위에서 적용한 예시에서 이 으럇으럇을 넣어버리면

이렇게 순차적으로 데이터를 처리할 수 밖에 없다

대신 Burst 동안에는 ACTIVATE 와 READ 명령은 가능하기 때문에 데이터 처리를 연속적으로 할 수 있다

이것을 딸5의 파이프라인 구조 특성이라고 한다

???: 이야 그럼 tFAW 32 면 BL 병목도 없겠구나

슬프지만 아니다

실제로는 ACTIVATE 명령 후 tRCD 의 지연이 있고

READ 명령 후에는 tCL 의 지연이 있다

그러고 나서야 연속해서 Burst 를 처리 할테지만

아마 다음 Burst 도 앞선 지연 시간이 똑같이 적용될 예정이다

램오버 할 때 1차 타이밍의 체감이 더 크게 작용하는 이유도 이 때문이지 않을까 생각한다

4. 정말 tRRD_L 은 10 을 줘야 하는가?

그게 더 나을 수도 있다

타이밍 자체를 풀어서 안정성 확보는 물론이고, 레이턴시에도 크게 영향은 없을 것 같음

얼마 전 킹뱅크 48GB 킷으로 안정화 테스트 한 타이밍도 tRRD_S/L 8/12 였고,

여기저기 찾다 보니까 3GB IC (24, 48 GB 스틱) 는 tRRD_L = 12nCK 쓰는걸 추천함

https://docs.google.com/spreadsheets/d/1TfGAex1K0_Af9idWtcgic1-IMY1D8fWn3IudKAZo43c/edit?gid=1470528535#gid=1470528535

추가로 극단적인 테스트 환경에서만 발생한 에러라는 점은 참고해야 하는데

가상 메모리를 비활성화 했고

대용량 BG 간 확산 테스트를 하는 Prime95 Large FFT 에서

테스트 데이터 사이즈를 늘려서 커스텀 설정했는데

이렇게 대용량 데이터를 한꺼번에 쑤셔넣는다면

- BG 간 순환 여유 없이 연속 접근, 같은 BG 연속 액세스로 인한 충돌

- BL16 중첩

- BG 간 내부 회로 간섭이나 타이밍 충돌

등등의 원인이 에러를 유발할 수 있지 않을까 생각함

따라서 맨 위에서 언급했던 과학 계산, AVX2/AVX-512 연산을 동반한 고해상도 렌더링, 대규모 시뮬레이션 등 용도에 해당하지 않는다면, 일반적인 데탑 PC 환경에서는 크게 문제가 되지 않을까 하는 개인적인 생각임

이상

[ㅜㅜ(175.126)]

주딱이 한번더 희생해서 딥시크로 2차 검증가자

[라이젠마스터(666tuna)]

[데갤러 1(118.235)]

tfaw 32를 최소로 잡는 게 낫나 그럼 어딘가에서 못 먹어도 16이라고 봤는데 그게 또 아닌갑네

[라이젠마스터(666tuna)]

이 글 쓰면서 느낀건 16 주나 32 주나 크게 차이가 있을 것 같진 않다고 생각함

[익명(feed0061)]

대충 딸5로 넣었다 뺐다 일루와잇 으럇으럇한다는 글?인거지?

[익명(feed0061)]

그래서 10주면 tfaw도 40주면 되나

[라이젠마스터(666tuna)]

놀랍게도 페이지 사이즈가 2K 일 때 40nCK 다만 tFAW가 과도하게 늘어질 경우 4 액티브를 모두 담으려고 해서 소비 전력이나 전력 피크가 발생할 수도 있다고 하는

[심심해.(lee107)]

한줄요약ㅇㄷ?

[라이젠마스터(666tuna)]

10 넣고 써도 크게 상관은 없다

[미니비니빈(inpopang01)]

[라이젠마스터(666tuna)]

[캉캉단스(zkdzkdekstm)]

어차피 8000이라 12밑으로 부팅도 안 되는 데붕이면 개추

[라이젠마스터(666tuna)]

[익명(qasdzxc1321)]

trrdl 10 주니까 순간적인 프레임드랍이 좀 완화된 것 같은 느낌적인 느낌이 좀 있었슴 아직 사용 오래 안해봐서 데이터가 부족하긴한데

[라이젠마스터(666tuna)]

[АSМL(asml877543)]

레퍼런스 << GOAT

[АSМL(asml877543)]

[라이젠마스터(666tuna)]

정보글의 핵심은 든든한 레퍼런스

[Naro(lldyw1ur66vx)]

주딱 하이닉스 특채 드개자

[라이젠마스터(666tuna)]

[익명(175.198)]

주딱 6000에 28 램타기준에서 tRRD_L을 10줄거면 tRRD_S는 몇으로 수정해야됨?8? - dc App

[데갤러 2(112.145)]

s는 DDR5에서 안쓰는 값이라고 어디서 본거같은데

[nVIDIA(combung2)]

본문에 나온 tRRD_L 8초과쓰라고 하는 사람이 tRRD_S는 안쓴대

[nVIDIA(combung2)]

https://quasarzone.com/bbs/qf_overclocking/views/370012

[라이젠마스터(666tuna)]

저 안쓰는 타이밍이라는 의견에 대해서는 JEDEC 표준 문서 기준으로 맞지 않다고 생각함 그냥 6이나 8 줘도 생관은 크게 없을 것 같긴 함

[익명(221.154)]

지금도 별문제없긴한데 10으로 바꿔봐야겟군 - dc App

[익명(211.219)]

뭐지 trrd_s l은 ddr4,5 모두 존재했고 기술되어있는 정보도 해당 글처럼 같은/다른 BG 간 ACT 커맨드 간 딜레이인데 DDR4에서는 TRRD L이 안쓰였다고? 잘 이해가 안되네

[라이젠마스터(666tuna)]

@ㅇㅇ(211.219) 같은 생각임

[지갑이아파요(youth2472)]

응애 1줄정리해줘 - dc App

[라이젠마스터(666tuna)]

10 넣고 써도 크게 상관은 없다

[지갑이아파요(youth2472)]

ea걸 해주네 - dc App

[익명(220.77)]

주딱 꼴리네 후..

[라이젠마스터(666tuna)]

[익명(221.161)]

그럼 12, 8 박고 써야겠다 실사용은 이게 안전할듯

[라이젠마스터(666tuna)]

[데갤러 3(45.67)]

지금 킹뱅크 48긱짜리 trrds/l 6/8로 안정화봐서 쓰고 있는데 그럼에도 풀어주는게 더 좋음? 아니면 그냥 써도 무방함?

[라이젠마스터(666tuna)]

써도 무방할 것 같은데, 불안하다 싶으면 8/8 또는 8/12 같은거로 해도 무방할듯?