* tWRPRE κ° κ³μ°μ΄ λ€λ₯Ό μ μμ, μμΈν λ΄μ©μ μλμ
μλλ 2κ° μ λλ§ κ³¨λΌμ κΈ μ°λ €κ³ νλλ°
λ¨ νμ΄λ° κ³μ°ν΄λ³΄λκΉ 7200, 7400, 7600 λ€ λΉμ·νκ² νμ΄λ° κ³μ°μ΄ λλλΌκ³
κ·Έλμ κ·Έλ₯ 7200 - 7600 λ¬Άμ΄μ ν λ²μ μ 리νλ €κ³ ν¨
λ©€ ν μ€νΈλ 7600 CL32λ‘ μ§ννκ³ , μλ§ 7200, 7400μ λμΌνκ² μ μ© κ°λ₯ν κ²μΌλ‘ μκ°λ¨
μ°Έκ³ λ‘ λͺ¨λ ν μ€νΈλ μ΅μ λ°μ΄μ€μ€, Intel Default Settings μ μ©ν΄μ μ§νν¨
!! μ£Όμν μ !!
μ€λΉλ¬Όμ νμ΄λμ€ A λ€μ΄ λ¨ 16GB * 2
VDD, VDDQ λ λ¨ μμ¨ λ§μ΄ νκ±°μ
λ΄ λ¨μ 8000 CL34 κΈ°μ€μΌλ‘ 1.46 V μμ ν λ¬μλ λ¨μ΄κ³
μ΄λ² 7600 CL32 λ¨ μ μμ 8000 CL34 κΈ°μ€ 1.48 V λ‘ μ‘κ³ κ³μ°νμ
λ³΄ν΅ μκΈμΉ μ μ μμ¨ γ γ γ λ 8000 CL34 κΈ°μ€ 1.56 - 1.58 V
νλλ¨ μ μ μμ¨λ μκΈμΉλ λΉμ·ν¨
κ·Έλ¬λ, μ μ μΈν μ λ³ΈμΈ λ¨ μμ¨μ΄λ μ₯λΉ μν λ³΄κ³ μ μ©νλλ‘ νμ
μ μ μΈν
1. 7600 CL32
SA 1.25 V (AUTO)
VDD 1.58 - 1.50 V
VDDQ 1.58 - 1.50 V
CPU VDD2 (Memory Controller, MC) 1.48 - 1.45 V
CPU VDDQ (Transmitter, Tx) 1.35 V (AUTO)
2. 7400 CL32
SA 1.25 V (AUTO)
VDD 1.54 - 1.46 V
VDDQ 1.54 - 1.46 V
CPU VDD2 (Memory Controller, MC) 1.46 - 1.43 V
CPU VDDQ (Transmitter, Tx) 1.35 V (AUTO)
3. 7200 CL32
SA 1.25 V (AUTO)
VDD 1.50 - 1.42 V
VDDQ 1.50 - 1.42 V
CPU VDD2 (Memory Controller, MC) 1.45 - 1.40 V
CPU VDDQ (Transmitter, Tx) 1.35 V (AUTO)
μΈλΆ λ¨ νμ΄λ°
tCL 32
tRCD 44
tRCDWR 44
tRP 44
tRAS 30 - 32
tRRD_L 8
tRRD_S 4
tRFC2 (120 ns / 130 ns / 140 ns / 150 ns / 160 ns / 170 ns)
νμ΄λμ€ A λ€μ΄: 120, 130 ns
νμ΄λμ€ M λ€μ΄: 160+ ns
- 7600 > 456 / 494 / 532 / 570 / 608 / 646
- 7400 > 444 / 481 / 518 / 555 / 592 / 629
- 7200 > 432 / 468 / 504 / 540 / 576 / 612
tRFCsb (tRFC2 - 30 ns)
νμ΄λμ€ A λ€μ΄: 100+ ns
νμ΄λμ€ M λ€μ΄: 130+ ns
- 7600 > 380 (100 ns), 494 (130 ns)
- 7400 > 370 (100 ns), 481 (130 ns)
- 7200 > 360 (100 ns), 468 (130 ns)
tREFI
- 65535: λ¨ μ¨λ 50λ μ΄λ°κΉμ§λ γ γ
- 131071: λ¨ μ¨λ μ½ 45λ κΉμ§
- 262143: λ¨ μ¨λ μ½ 35λ λ΄μΈ (μ¬μ€μ 컀μ μ μ©)
tWR
μλ κ³μ° μ μ© (10)
(tWRPDEN = tCWL + tWR + 8)
(tWR = tWRPDEN - tCWL - 8)
tRTP 12
tFAW 16
tCWL 28
(tCWL = tCL - 2)
tCKE 10
tWTR_L
μλ κ³μ° μ μ© (24)
(tWRRD_sg = tCWL + tWTR_L + 6)
(tWTR_L = tWRRD_sg - tCWL - 6)
tWTR_S
μλ κ³μ° μ μ© (12)
(tWRRD_dg = tCWL + tWTR_S + 6)
(tWTR_S = tWRRD_dg - tCWL - 6)
tRDRD_sg 16
tRDRD_dg 8
tRDWR_sg 20
tRDWR_dg 20
tWRWR_sg 12
tWRWR_dg 8
tWRRD_sg 60
tWTR_L λ°κΏ λ μ΄ κ°μ λ°κΏμ€μΌ ν¨
(tWRRD_sg = tCWL + tWTR_L + 6)
tWRRD_dg 48
tWTR_S λ°κΏ λ μ΄ κ°μ λ°κΏμ€μΌ ν¨
(tWRRD_dg = tCWL + tWTR_S + 6)
tRDRD_dr 1 (보λμ λ°λΌμ μ΅μκ° 4)
tRDRD_dd 1 (보λμ λ°λΌμ μ΅μκ° 4)
tRDWR_dr 1 (보λμ λ°λΌμ μ΅μκ° 4)
tRDWR_dd 1 (보λμ λ°λΌμ μ΅μκ° 4)
tWRWR_dr 1 (보λμ λ°λΌμ μ΅μκ° 4)
tWRWR_dd 1 (보λμ λ°λΌμ μ΅μκ° 4)
tWRRD_dr 1 (보λμ λ°λΌμ μ΅μκ° 4)
tWRRD_dd 1 (보λμ λ°λΌμ μ΅μκ° 4)
tWRPRE 47 λλ 49 *
μ¬μ©νλ λ©μΈλ³΄λ, λ¨μ λ°λΌ κ³μ° λ°©λ²μ΄ λ€λ¦
μμ κ°Β λλ auto κ° νμΈ ν μ μ©ν κ²
(tWRPRE = tWRPDEN - 1 orΒ tWRPDEN + 1)
tWRPDEN 48
tWR λ°κΏ λ μ΄ κ°μ λ°κΏμ€μΌ ν¨
(tWRPDEN = tCWL + tWR + 8)
μ μΈν μ λ κ³μ°ν κ² μ΄λ λ§λ γ γ γ γ
μ΄μ§Έλ λ
λ μ΄λλ‘ λ°λΌνλ©΄ 100% λ€ λ¨?
γ΄γ΄ μ¬λλ§λ€ μ₯λΉ μμ¨λ λ€λ₯΄κ³ , 13, 14μΈλ, i5 i7 i9 μ΄λμ λ°λΌμλ λ€λ¦