신생랩에 인원 없어서 진짜 존나 미안한데 여기에 올린다..
어찌저찌하다 내가 캐패시턴스 측정을 해야 되게 됐다
전공이 전자공학이 아니다보니 디테일한 실험방법은 모르노 ㅜ
전자과 나왔으면 당연히 실험수업에서 해봤겠지만..
Metal/High-k/Si MIS 구조에서 C-V 측정하려는데
사진처럼 밑에다가 conductive glue칠해서 거기 프로브 꼽거나
아니면 전도성 척에 프로브 연결하는 것 같은데
그지연구실이라 후자는 안될 것 같음
그러면 증착 다하고 나서 Si기판 밑면에 실버페이스트같은거 칠하는거임..?
그렇게 한다면 바닥면 native oxide는 제거 안하고 그냥 바르노?
진짜 여기 물어보는 내 자신이 존나 자괴감이 들고 니들한테 존나 미안하다
이런 실험디테일 논문이든 어디든 아무도 안적어놨더라
어찌저찌하다 내가 캐패시턴스 측정을 해야 되게 됐다
전공이 전자공학이 아니다보니 디테일한 실험방법은 모르노 ㅜ
전자과 나왔으면 당연히 실험수업에서 해봤겠지만..
Metal/High-k/Si MIS 구조에서 C-V 측정하려는데
사진처럼 밑에다가 conductive glue칠해서 거기 프로브 꼽거나
아니면 전도성 척에 프로브 연결하는 것 같은데
그지연구실이라 후자는 안될 것 같음
그러면 증착 다하고 나서 Si기판 밑면에 실버페이스트같은거 칠하는거임..?
그렇게 한다면 바닥면 native oxide는 제거 안하고 그냥 바르노?
진짜 여기 물어보는 내 자신이 존나 자괴감이 들고 니들한테 존나 미안하다
이런 실험디테일 논문이든 어디든 아무도 안적어놨더라
기판 백사이드 네이티브 옥사이드 제거는 안함. 드라이 에칭 하려고? 2nm 정도라 무시함. 혹은 뒷면은 ground 잡는용도라서?. 할거면 oxide 증착 전에 BOE 에칭을 하고. 우리도 실버패이스트 쓰고 같은방식으로 함. C-V 찍을 때 처음엔 같은곳 여러 번 찍어서 측정조건이나 언제 터지는지 감 잡고 나중엔 그냥 한두번씩만 찍고 결과 같으면 넘어감.