다 정상적으로 구현되는데
시간 앞자리가 0,1 일때는 뒷자리가 9까지가고
2일때는 4까지 가는걸 어캐해야하지 모르겠음
%24
시간을 받아와서 나누는거?
verilog는 %24 같은거 하면 안돼
FSM으로 조건 따라 다르게 동작하게 해야지
세븐세그먼트로 구현할꺼고 클락 들어올때마다 불빛들어오는곳 바꾸고 내가만든 클락을 이용해서 시간을 점점 증가시킬려는데 시간의 일의자리를 어캐해야할지 모르겠음
0->1->2->0
시간이 2일때 바뀌는 조건이 10까지 가는게 아니라 4에서 넘어가게 하면 되잔항
아 시발 어캐할지 생각났다 진짜 고맙쓰
머리싸메고 고민하면 쉽게 풀림 Verilog는 HDL이니까 하드웨어로 만들어질거라는 생각은 가지고 가셈 , %나 / 쓰면 그거 하드웨어로 어떻게 구현하는게 일이 더커지니까
ㅇㅇ 화이팅
ㅇㅋ 알겠음 고맙다
%24
시간을 받아와서 나누는거?
verilog는 %24 같은거 하면 안돼
FSM으로 조건 따라 다르게 동작하게 해야지
세븐세그먼트로 구현할꺼고 클락 들어올때마다 불빛들어오는곳 바꾸고 내가만든 클락을 이용해서 시간을 점점 증가시킬려는데 시간의 일의자리를 어캐해야할지 모르겠음
0->1->2->0
시간이 2일때 바뀌는 조건이 10까지 가는게 아니라 4에서 넘어가게 하면 되잔항
아 시발 어캐할지 생각났다 진짜 고맙쓰
머리싸메고 고민하면 쉽게 풀림 Verilog는 HDL이니까 하드웨어로 만들어질거라는 생각은 가지고 가셈 , %나 / 쓰면 그거 하드웨어로 어떻게 구현하는게 일이 더커지니까
ㅇㅇ 화이팅
ㅇㅋ 알겠음 고맙다