library ieee;
use ieee.std_logic_1164.all;

entity nor4 is
 port(
  a,b,c,d : in std_logic;
  y : out std_logic;
 );
end nor4;

architecture sample of nor4 is
begin
 y <= not(a or b or c or d);
end sample;

왜 컴파일이 안되나했는데 포트 마지막놈에 세미콜론찍어서 그렇네 ㅇㅇ 대강 문법은 알겠고 시계만들면서 해봐야지 ㅇㅇ 근데 이거 시뮬레이션 해볼라면 어떻게 해야하는지 모르겠음 --