학번을 입력으로 하는 회로를 구성하라. 
입력이 자기 학번이면 modulo(학번/97)을 출력, 자기 학번이 아니면 modulo(학번/43)을 출력

입력: 9 byte (36bit) (학번)  
=> 예) 학번이 201520015 -> 0010 0000 0001 0101 0010 0000 0000 0001 0101 <=이것이 입력값 입니다.
   2     0     1      5     2     0     0     1      5

출력: 2 byte (8bit) => modulo(201520015/97) = 90 -> 1001 0000 <=이것이 출력값 입니다.
                              9     0                                            

입력값과 출력값은 동시에 입력되고 출력되어야 합니다. (4bit씩 끊어서 입력하거나 출력할 필요 없습니다.)
(원래는 1byte가 8bit 이지만 8bit로 하면 값이 너무 많아져서 이번과제에서는 4bit로 제한합니다. )

보고서 필요없이 시뮬레이션 가능하도록 code만 제출해주시면 됩니다.(source code, test_bench code)
(시뮬레이션 안될경우 점수 없음)


VHDL 쓰는건데 어거지로 해도 안되 ㅠ...