vhdl 초보적인 질문좀 할께

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a, b, c, e : std_logic

이렇게 선언한 a , b, c, e에

process(e)

if e=1 then

a <= '1';

else 일때

a, b, c 값을 0으로 주고싶은데

a, b, c <= '0' 으로하면 오류 내뿜던데

a <= '0'; b <= '0'; c <= '0'; 말고

c언어에서 a,b,c=0 처럼

a,b,c를 한번에 0으로 만드는 법 없어?

[mozzart(mozzart)]

응 없어.

[mozzart(mozzart)]

C 언어에도 a, b, c = 0 한다고 a, b 에 0이 들어가는거 아님. 전역변수거나 운좋은 경우겠지.

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