전감산기는 3개의 1-비트 입력 x, y, z(이전에서 빌린 값)를 가지며, D(차이값)와 B(빌림값)의 출력선이 있다. D와 B의 논리등식은 다음과 같다.

D = x’.y’.z + x’.y.z’ + x.y’.z’ + x.y.z

B = x’.y. + x’.z + y.z

입출력 포트를 포함한 전감산기를 Verilog를 이용하여 설계하라(단 논리식에서의 ‘+’ 표시는 데이터플로우 수준의 논리 연산자의 or(| |) 기능에 해당한다.). 또한, 설계된 전감산기를 스티뮬러스 블록 안에서 파생하여, 아래 진리표에서 주어진 x, y, z로 가능한 조합 8가지에 대해 모두 테스트하여라.

x y z B D

0 0 0 0 0

0 0 1 1 1

0 1 0 1 1

0 1 1 1 0

1 0 0 0 1

1 0 1 0 0

1 1 0 0 0

1 1 1 1 1


동기화된 카운터는 Master-Slave JK 플립플롭을 가지고 설계할 수 있다. 4-비트 동기식 카운터를 설계하라. 그림 6-5와 6-6은 동기식 카운터와 JK-플립플롭의 회로 다이어그램을 나타낸다. Clear 신호선이 0일 때 작동하며, 데이터는 clk의 상승모서리(positive)에서 접속된다. 또한 출력값은 clk의 하강 35모서리(negative)에서 출력된다. 카운터는 count_enable선의 값이 0이면 모든 동작을 멈춘다. 위의 조건을 만족하는 동기식 카운터를 데이터플로우 모델링 기법으로 제작하여라. 스티뮬러스 파일을 작성하여 clear와 count_enable의 작동을 검증하라. 또한 Q[3 : 0]의 값을 디스플레이하라.

<!--[if !supportEmptyParas]--> <!--[endif]-->


베릴로그 할줄아는 고수 있냐?