fpga 설계중이고 vhdl 사용중입니다


전체 모듈의 입력과 출력은 std_logic 으로 되어있는데, 중간과정에 real 값이 포함되어있습니다.


그래서 Signal <temp1> of type real is not supported.


이런 오류가 뜨네요.. 시뮬레이션상으로는 데이터가 출력이 되는데 하드웨어상으로는 구현이 안되는건가요?

그렇다면 FFT 와 IFFT를 사용해야되서 butterfly algorithm을 사용했는데, 이를 사용하게 되면 complex value가 반드시 나오게 되는데

어떻게 해결해야될지 모르겠ㅅ브니다