화웨이가 개발 중이고 올 가을에 발표될 신 모델 폰에 탑재될 최신 키린 칩 제조에 이미 적용한 반도체 칩 제조 기술은 3D 적층과는 구별되는 것임. 그리고 신호 경로가 단축되고 전력 효율이 높아지는데다 단순한 새로운 패키징 방식 이상의 발열 관리 기술이 적용되어서 발열도 기존 칩보다 별로 심하지 않다고 주장함. 물론 실제로 그런지 여부는 가을이 되어서 그 새로운 기린 칩의 성능이 검증되어야 판명될 것임. 이 새로운 기술이 기존의 3D 적층 기술과 어떻게 다른지, 어떤 식으로 발열 문제가 관리될 수 있는지는 맨 뒤의 캡쳐 이미지들을 참조하시압
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2026년 5월 25일, 화웨이는 상하이에서 열린 IEEE 국제 회로 및 시스템 심포지엄 무대에 올라 '타우 스케일링 법칙'을 발표했습니다. 이는 지난 60년간 전 세계 반도체 산업의 근간을 이루어 온 성능 측정 기준을 완전히 대체하는 새로운 지표입니다. 단순한 기술적 변화가 아닙니다. 바로 이 순간, 서방의 반도체 제재 전략은 구조적으로 무력화되기 시작했습니다.
지난 7년간 미국, 네덜란드, 일본은 기술 경쟁 역사상 가장 정교한 수출 통제 체계를 구축해 왔는데, 이는 대체 불가능한 핵심 요소, 즉 7나노미터 이하의 칩 구조를 구현할 수 있는 세계 유일의 장비인 ASML의 EUV 리소그래피 장비를 중심으로 이루어졌습니다. 이 장비가 없으면 중국의 칩은 7나노미터에 갇혀 TSMC의 2나노미터 생산 능력과 2028년까지 개발 예정인 1.4나노미터 노드에 영구적으로 뒤처질 것입니다. 이 격차는 결코 좁혀지지 않도록 설계되었습니다.
타우 스케일링 법칙은 이러한 격차를 완전히 바꿔놓습니다. 트랜지스터 크기로 칩 성능을 측정하는 대신, 신호 전파 지연, 즉 신호가 전체 컴퓨팅 스택을 통과하는 속도를 측정하는 것입니다. 화웨이의 로직폴딩(LogicFolding) 아키텍처는 논리 회로를 평평하게 놓는 대신 수직으로 쌓아 신호 경로를 단축하고, 상호 연결 지연을 제거하여 기존 7nm 공정에서 제곱밀리미터당 2억 3,800만 개의 트랜지스터를 구현합니다. 이는 트랜지스터 밀도를 53.5% 증가시키고, 전력 효율을 40% 향상시키며, 클럭 속도를 12.7% 개선하는 것으로, 이 모든 것을 EUV 장비 없이 달성할 수 있습니다.
결과적으로 7nm 칩이 1.4nm 칩 수준의 성능을 발휘합니다. 이는 TSMC가 칩 설계당 10억 달러 이상을 투자하여 기하급수적 공정 축소를 통해 달성하려는 목표와 동일합니다. 화웨이는 수출 통제, 동맹국의 압력, 3억 8천만 달러 규모의 장비 독점 등 그 어떤 규제도 막을 수 없는 완전히 다른 방식으로 이 목표를 달성했습니다.
이 프레임워크가 IEEE에서 발표될 당시, 타우 스케일링(Tau Scaling) 원칙에 따라 이미 381개의 칩이 양산되었습니다. 로직폴딩(LogicFolding) 기술이 적용된 [3nm급 성능의] 최초의 키린(Kirin) 칩은 2026년 가을에 출시될 예정입니다. 어센드(Ascend) 990 AI 칩은 2030년까지 이 아키텍처를 완벽하게 통합할 것입니다. 이는 단순한 이론이 아니라, 실제 구현 계획이었습니다.
이 영상에서는 타우 스케일링 법칙(Tau Scaling Law)이 어떻게 작동하는지, 로직폴딩이 어떻게 이를 물리적으로 실현하는지, 성능 수치가 실제로 무엇을 의미하는지, 그리고 이번 발표가 현대 시대에 제재 대상 기업이 기술적 병목 현상에 대해 회피나 모방이 아닌 재정의를 통해 대응한 최초의 사례인 이유를 정확히 이해할 수 있습니다.
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화웨이는 E3E 전시회에서 2031년까지 1.4나노미터급 시스템을 구현하겠다는 계획을 공식 발표하며 엄청난 파장을 일으켰습니다. 미국 제재로 ASML의 전설적인 고해상도 EUV 리소그래피 시스템(사람 머리카락보다 작은 미세 구조를 구현하는 거대한 엔지니어링 기술)을 사용할 수 없게 된 화웨이는 서구 하드웨어의 완벽한 복제품을 만들려는 것이 아닙니다. 대신, 실패를 거듭하며 빠르게 배우고, 로직 폴딩 아키텍처라는 독창적인 해결책을 활용하고 있습니다. 고급 멀티패터닝 기술을 통해 기존의 DUV 장비로 다층 회로를 쌓아 올리는 방식으로, 물리적인 칩 크기 축소보다는 성능 면에서 동등한 수준을 추구하고 있습니다.
하지만 진정한 혁신은 실리콘 수준에서만 일어나는 것이 아닙니다. 거대한 거시경제적 변화입니다. Ascend 910C와 같은 개별 중국 칩은 스펙상으로는 엔비디아의 그레이스 블랙웰 아키텍처에 비해 뒤처져 보일 수 있지만, Atlas 900 A3 Super Pod와 같은 대규모 클러스터는 주요 지표에서 서구 제품을 능가하고 있습니다. 그 이유는 무엇일까요? 중국은 미국의 3배에 달하는 전력을 생산하기 때문에 저렴한 전력과 광 기반 LTPO 네트워킹을 활용하여 엄청난 확장성을 확보하고 있습니다. 또한, 화웨이의 차세대 Ascend 950 가속기가 예정보다 훨씬 앞서 출시되고 있음을 보여주는 DeepSeek의 75% 상시 가격 할인 소식도 전해드립니다. 기술과 금융이 만나는 지점에서 수익성 있는 진실을 가감 없이 분석하는 RubenTek에 다시 오신 것을 환영합니다.
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〈앵커〉
인공지능 반도체 주도권 경쟁이 치열한 가운데 중국 화웨이가 기존 반도체 생산 패러다임을 바꿀 수도 있는 새 기술을 공개했습니다.
미국의 기술 봉쇄를 뚫었다는 점에서도 주목받고 있는데, 도대체 어떤 기술인지 베이징 권란 특파원이 보도합니다.
〈기자〉
스마트폰이나 AI 서버의 성능은 얼마나 촘촘하게 회로가 그려진 반도체 칩이 들어 있느냐에 좌우됩니다.
현재는 3나노 칩이 많이 쓰이는데, 머리카락 굵기의 약 3만분의 1로 매우 얇게 회로를 그린 겁니다.
현재 2나노가 최첨단 칩이고, 차세대 목표는 1.4 나노입니다.
숫자가 작아질수록 성능은 높아지고, 전기도 덜 쓰게 됩니다.
이렇게 5나노 미만의 초초미세 회로를 그리려면 꼭 필요한 장비가 네덜란드 ASML이 만드는 극자외선 노광장비입니다.
하지만 중국은 미국의 제재로 이 필수 장비를 지난 2019년부터 한 대도 수입할 수 없었습니다.
이런 상황에서 중국의 기술기업 화웨이가 ASML의 장비 없이, 1.4나노급 성능의 칩을 만들 수 있다는 신기술을 발표했습니다.
기존 반도체는 같은 면적에 더 많이 넣는 '공간 압축' 방식으로 성능을 높여왔다면 화웨이가 내세운 '로직 폴딩'은 회로를 접어 입체적으로 배치해 신호의 이동 시간을 줄이는 '시간 수축' 방식입니다.
즉, 집 크기는 그대로 두고 초고층 건물처럼 쌓아 올리는 배치 기술입니다.
화웨이는 이 신기술이 반도체 업계 패러다임을 바꿀 거라며, 개발자인 반도체 사업부 사장 이름을 딴 '허의 법칙'으로 명명했습니다.
[허팅보/화웨이 반도체 사업부 사장 (신기술 개발자) : 신호가 오가는 시간을 줄이면 반도체 소자와 회로, 칩, 시스템 전반의 성능을 높일 수 있다는 점을 확인했습니다.]
또, 5년 뒤인 2031년에 1.4나노미터 공정에 준하는 첨단 칩을 생산하겠다고 밝혔습니다.
하지만 회로를 겹쳤을 때 더 커지는 발열 문제와 불량률은 아직 검증되지 않아 실제 대규모 양산으로 이어질지 미지수입니다.
삼성은 1.4나노 칩 양산 목표를 내년으로, TSMC는 내후년으로 잡고 있어서 기술 격차는 여전합니다.
하지만 화웨이 기술이 성공하면 미국의 제재를 무력화할 뿐 아니라 TSMC, 삼성 중심의 기존 반도체 질서를 흔들 수 있다는 분석입니다.
@정부글
앞으로 10년이다..
다들 정신 바짝 차리고 지켜봅시다
@tosilaga
앞으로 10년이 아니라 5년.. 현존 소재로는 1.4나노미터가 한계기 때문에 화웨이의 1.4나노미터급 칩 개발이 계획대로 2031년에 이뤄지면 기술 격차가 완전히 사라지게 됨. 근데 그 사이에 EUV 개발도 계속될 예정이니 EUV 개발이 먼저 이뤄질 가능성조차 있음.. 즉 중국은 자금력과 인재풀이 충분하기 때문에 우물을 여러개 동시에 파고 있음.
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https://www.huaweicentral.com/mate-90-series-chip-will-be-close-to-3nm-process-tech-huawei/
화웨이, Mate 90 시리즈 칩이 3nm 공정 기술에 근접할 전망: 화웨이
2022년 5월 27일, 21시간 전 게시
화웨이는 오늘 선전에서 열린 2026 피닉스 베이 에어리어 금융 포럼 및 금융 서밋에서 메이트 90 시리즈 칩 기술이 3nm 공정 기술과 동등한 수준에 도달할 수 있음을 시사하는 또 다른 발표를 했습니다.
화웨이 금융 시스템 부문 CTO인 정쥔(鄭jun)은 오늘 열린 2026 피닉스 베이 에어리어 금융 포럼 및 금융 서밋에서 중요한 기조연설을 했습니다.
그는 칩셋 제조 분야에서 화웨이의 혁신적인 접근 방식을 다시 한번 강조하며, 곧 출시될 메이트 90 플래그십 모델과 관련된 중요한 내용을 언급했습니다.
정쥔 CTO는 '도(道) 스케일링 법칙'이 새로운 것이 아니라고 설명했습니다. 화웨이는 이 원칙을 수년 전에 정립하여 칩, 공정, 엔지니어링 패러다임 분야에 적용해 왔다는 것입니다. 이번에 그 내용이 공개된 것은 처음입니다.
그는 이 법칙이 단순한 법칙이나 기술적 원칙이 아니라 반도체 개발 과정의 협업 모델과 작업 방식을 완전히 바꿔놓은, 반도체 제조 산업의 근본적인 규칙을 제시하는 것이라고 덧붙였습니다.
정쥔은 이러한 세부 사항 외에도, 도(道) 스케일링 법칙이 이제 칩 제조의 전체 공정 및 공급망에 완전히 통합되었다고 밝혔습니다. 설계부터 패키징, 테스트에 이르기까지 모든 단계에 적용되었다는 것입니다.
이제 이 법칙과 로직폴딩(LogicFolding) 설계 개념을 기반으로 개발된 2026년형 키린(Kirin) 모바일 칩은 화웨이 메이트 90 시리즈 스마트폰을 3nm 프로세서에 버금가는 수준으로 끌어올릴 것입니다.
정쥔은 다음과 같이 말했습니다.
"도(道) 법칙을 기반으로 개발된 칩이 화웨이 메이트 90 모델에 적용되어 3nm에 가까운 최고 수준의 공정을 달성했습니다."
기존의 2D 설계 칩과 달리, 올해 출시될 키린 칩은 트랜지스터 밀도가 53.5% 증가하고, 성능과 코어 에너지 효율은 41% 향상되었으며, 최대 주파수는 12.7% 증가하여 238 MTr/mm²에 달할 것입니다. 이 칩의 이름은 아직 알려지지 않았지만, 추후 공개될 예정입니다.
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