viewimage.php?no=24b0d769e1d32ca73ded83fa11d0283177940c12fe472eea84be02aa996812b5d2ebf3b8a740a49a28155e5c22c2a3a193a7a989856640238324e1c251eeb5c83dbca3b51f66ae239c3635dd3b61f220130752343a9fe273b06b8750d6


지금 스케일링은 gate length scaling은 종료됬고 로직 유닛당 footprint를 줄이는 것이 공정의 주요 타겟이야

소자의 스케일링이 끝나버리면 다양한 방법으로 성능 향상을 지속시킬꺼야


방법 1

DTCO

FEOL,few layer BEOL 의존이 아닌 요즘 주목 받는 기술인 DTCO기술

https://gig,glehd.com/g,g/index.php?_filter=search&mid=hard&search_target=title_content&search_keyword=DTCO&document_srl=6609470 (g,g에서 ,빼셈)


방법 2

2.5D,3D 적층을 통한 와이어링 토폴로지 개선

https://gig,glehd.com/g,g/index.php?_filter=search&mid=hard&search_target=title_content&search_keyword=2.5D&document_srl=6474134 (g,g에서 ,빼셈)


방법 3

메모리-로직 통합


방법 4

소자의 작동방식 변경



그외 다른 방법도 있음

아마 10년 이상 성능 향상을 지속하는데 큰 무리가 없을꺼임