[📪정보] 3D 적층 CMOS - 무어의 법칙 유지할 묘수 될까?

[익명(182.230)]

https://spectrum.ieee.org/3d-cmos

3D-Stacked CMOS Takes Moore’s Law to New Heights

https://blog.naver.com/jjy0501/223679205169

3D 적층 CMOS - 무어의 법칙 유지할 묘수 될까?

AI 혁명에도 불구하고 최근 반도체 산업은 기술 발전이 느려지고 있습니다. 반도체 회로가 극도로 미세해지면서 더 미세한 공정을 만들기가 갈수록 어려워지고 있기 때문입니다. 결국 프로세서 역시 미래에는 HBM이나 3D 낸드처럼 밀도를 더 높이기 위해서는 적층형 트랜지스터가 불가피할 것으로 예상됩니다. 

사실 프로세서 제조사들은 본래 2010년대부터 평면 디자인에서 핀을 위로 세운 FinFET 디자인을 적용했고 그 첫 주자였던 인텔은 여기에 3D 트랜지스터라는 명칭을 사용하기도 했습니다. 그 최신 버전인 게이트 올 어라운드 (GAA) 역시 현재 도입 중입니다. 

하지만 현재 회로의 선폭이 실제 2nm나 3nm는 아니라도 수십nm 정도까지 줄어들어 어떤 방법을 사용해도 더 회로를 줄이기는 쉽지 않은 상태입니다. 결국 3차원 적층 CMOS (3D-stacked complementary metal-oxide semiconductor (CMOS)) 혹은 CFET (complementary field-effect transistor)이 새로운 기술적 대안으로 떠오르고 있습니다. 

CFET은 CMOS를 이루는 두 가지 트랜지스터인 n-type (NMOS)와 p-type (PMOS)를 적층하는 것으로 인텔은 2019년에 첫 개념을 공개한 바 있고 2020년에는 실제로 작동하는 로직을 공개하기도 했습니다. 

그런데 본래를 같은 평면에 있던 트랜지스터를 두 층으로 만드는 일은 결코 쉬운 일이 아닙니다. PMOS를 아래에 깔고 위에 NMOS를 올리면 단순 계산으로 트랜지스터의 밀도를 두 배로 늘릴 수 있으나 제조 복잡도는 두 배 이상으로 증가합니다. 

현재 논의되는 방법은 두 가지로 일단 하부 PMOS 층을 만든 후 상부 CMOS층을 붙이는 순차 (sequential) CFET 방식과 한 번의 공정으로 두 층을 만드는 모놀리식 (Monolithic) 방식이 있습니다. 전자는 배선을 정리하기 쉽고 당장에 만들기 편리한 장점이 있으나 나노미터 두께에 불과한 회로들을 완전히 맞물리게 붙이는 일이 상당히 어렵습니다. 최근 칩이 커지면서 수백억 개의 트랜지스터를 서로 맞물리게 해야 하는데, 쉽지 않는 일이라고 할 수 있습니다. 

모놀리식은 글자 그대로 하나의 웨이퍼에서 여러 복잡한 과정을 거쳐 두 층의 트랜지스터를 쌓는 것입니다. 복잡한 정렬 문제는 없지만, 두 개의 층을 한 웨이퍼에서 구현하는 것이 쉽지 않은 도전입니다. 특히 복잡한 배선을 어떻게 문제 없이 연결할 수 있는지가 문제입니다. 

따라서 현재 바로 CFET을 구현하기는 어렵지만, 결국 2nm를 넘어 1nm 이하로 가기 위해서는 (실제 회로는 그보다 훨씬 두껍지만, 성능상 그렇다는 이야기) 어쩔 수 없는 선택이 아닐까 생각합니다.

https://ettrends.etri.re.kr/ettrends/205/0905205006/

Complementary FET로 열어가는 반도체 미래 기술